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限制模拟差分电路的老化效应  
 【申请号】  CN201610134720.6  【申请日】  2016-03-10
 【公开号】  CN105978564A  【公开日】  2016-09-28
 【申请人】  美国亚德诺半导体公司  【地址】  美国马萨诸塞州
 【共同申请人】  
 【发明人】  P·F·费格斯;G·芒甘阿罗
 【国际申请】    【国际公布】  
 【进入国家日期】  
 【专利代理机构】  中国国际贸易促进委员会专利商标事务所 11038  【代理人】  金晓
 【分案原申请号】  
 【国省代码】  US
 【摘要】  本发明涉及限制模拟差分电路的老化效应。例如使用深纳米互补金属氧化物半导体(CMOS)工艺制造的设备的老化效应可导致电路随着时间显示出不期望的失配累积。为了解决老化效应,M个差分电路的阵列的连接被控制,以限制和系统地减少或反转老化效应。在一个实施例中,控制排列序列被选择以在至少两个不同的时间段强调M个差分电路阵列在相对应力条件下。施加相反的应力条件(优选基本上相等的相对应力条件)可以反向失配累积的方向,并随时间限制失配累积在可接受的限度之内。控制排列序列可以应用到模数转换器的比较的阵列,或折叠模数转换器的差分放大器的阵列。
 【主权项】  一种用于限制具有电路阵列的电路的老化效应的方法,该方法包括:确定与电路的阵列上老化相关的应力条件;基于应力条件,确定选择的第一多个电路对于第一时间周期的第一排列以及选定的第二多个电路对于第二时间周期的第二排列,其中所述第一和第二排列限制对电路中的至少一个随时间的应力条件;和在第一时间段,基于所述第一排列控制电路阵列的输入和输出连接,同时保持电路的输入#输出关系;和在第二时间段,基于所述第二排列控制电路阵列的输入和输出连接,同时保持电路的相同输入#输出关系。
 【页数】  26
 【主分类号】  H03M1/06
 【专利分类号】  H03M1/06;H03M1/18
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