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逻辑电路和半导体装置  
 【申请号】  CN201610557667.0  【申请日】  2010-10-06
 【公开号】  CN106057819A  【公开日】  2016-10-26
 【申请人】  株式会社半导体能源研究所  【地址】  日本神奈川
 【共同申请人】  
 【发明人】  盐野入丰;小林英智
 【国际申请】    【国际公布】  
 【进入国家日期】  
 【专利代理机构】  中国国际贸易促进委员会专利商标事务所 11038  【代理人】  秦晨
 【分案原申请号】  201080048602.4 2010.10.06
 【国省代码】  JP
 【摘要】  本发明涉及逻辑电路和半导体装置。在时钟门控技术被执行的逻辑电路中,储用功率被降低或者故障被抑制。该逻辑电路包括晶体管,其中,在没有供给时钟信号的时段,当源极端子和漏极端子之间存在电势差时,该晶体管处于截止状态。该晶体管的沟道形成区是使用氧化物半导体形成,在该氧化物半导体中,氢浓度被降低。具体地,氧化物半导体的氢浓度为5×1019原子/立方厘米或更低。因此,可以减少晶体管的泄漏电流。结果,在该逻辑电路中,可以实现储用功率的减少以及故障的抑制。
 【主权项】  一种半导体装置,含有第一时段和第二时段,其中,在所述第一时段,时钟信号被输入,而在所述第二时段,所述时钟信号没有被输入,所述半导体装置包括:第一晶体管,包括含有硅的半导体区域;以及第二晶体管,当在所述第二时段内在源极端子和漏极端子之间存在电势差时,所述第二晶体管处于截止状态,其中所述第一晶体管和所述第二晶体管彼此电连接,其中所述第二晶体管的沟道形成区是使用氧化物半导体形成的,在所述氧化物半导体中,氢浓度为5×1019原子/立方厘米或更低,其中所述第二晶体管在源极和漏极之间的电压为1V或10V的情况下的每单位沟道宽度的断态电流为1×10-17A/微米或更低,并且其中所述第二晶体管通过以下步骤形成:在第一热处理中对所述氧化物半导体进行脱氢;在所述氧化物半导体之上形成氧化物绝缘层;以及对所述氧化物绝缘层和所述氧化物半导体进行第二热处理。
 【页数】  75
 【主分类号】  H01L27/12
 【专利分类号】  H01L27/12;H03K3/037;H03K19/00;H03K19/096
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