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一种用于多相位延时锁相环的高相位精度压控延迟线结构及其实现方法  
 【申请号】  CN201911046163.2  【申请日】  2019-10-30
 【公开号】  CN110868209A  【公开日】  2020-03-06
 【申请人】  西安邮电大学  【地址】  710121 陕西省西安市长安区西长安街618号
 【共同申请人】  
 【发明人】  佟星元;吴进武;董嗣万
 【国际申请】    【国际公布】  
 【进入国家日期】  
 【专利代理机构】  西安通大专利代理有限责任公司  【代理人】  孟大帅
 【分案原申请号】  
 【国省代码】  61
 【摘要】  本发明公开了一种用于多相位延时锁相环的高相位精度压控延迟线结构及其实现方法,包括n级相位输出电路;第一级的相位输出电路的单端-差分电路用于接入参考时钟REF,其他级的相位输出电路的单端-差分电路连接前一级的相位输出电路的差分-单端电路的输出;每级相位输出电路的延时单元的输入连接该级相位输出电路的单端-差分电路的输出,每级相位输出电路的延时单元的输出连接该级相位输出电路的差分-单端电路的输入。本发明能够从电路层面上减小匹配误差,也能够节省芯片面积和功耗。
 【主权项】  1.一种用于多相位延时锁相环的高相位精度压控延迟线结构,其特征在于,包括n级相位输出电路;每级相位输出电路包括:单端-差分电路,用于输出差分信号;延时单元,用于对所述单端-差分电路输出的差分信号进行延时;差分-单端电路,用于将所述延时单元的差分输出信号转换成单端信号,作为各级相位输出电路的输出时钟信号;其中,第一级的相位输出电路的单端-差分电路用于接入参考时钟REF,其他级的相位输出电路的单端-差分电路连接前一级的相位输出电路的差分-单端电路的输出;每级相位输出电路的延时单元的输入连接该级相位输出电路的单端-差分电路的输出,每级相位输出电路的延时单元的输出连接该级相位输出电路的差分-单端电路的输入。
 【页数】  10
 【主分类号】  H03L7/081
 【专利分类号】  H03L7/081
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